职位描述
岗位职责：
1.负责ARM和周边接口(PCIe, DDR, USB等)IP的集成设计和性能优；
2.负责CPU子系统的模块验证和集成测试；
3.负责Switch部分模块的设计和集成验证。
技能要求：
1.精通Linux/Unix环境，熟练掌握Perl(或者Python)和 Unix Shell脚本语言；
2.精通Verilog,System Verilog, c/c++语言；
3.熟练使用VCS,NC-Verilog,modelSim等主 流EDA仿真工具，精通PLI或 者DPI接口，熟练使用SVN版本控制软件；
4.精通ARM和周边接口IP的集成设计和验证，熟练掌握CPU子系统性能提升的方法，精通CPU各种boot up的方式；
5.有较强的技术文档撰写能力；
6.具有较强的沟通和学习能力，有较强的承受压力的能力。
6.具有较强的沟通和学习能力，有较强的承受压力的能力。
企业介绍
盛科网络是全球领先的SDN先行者以及核心芯片、白牌交换机供应商，是目前少数能够提供从高性能以太网设备核心芯片到SDN交换平台全套解决方案，且拥有完整自主知识产权的创新公司。公司自成立以来，一直致力于推广SDN产品在运营商，企业网和数据中心领域的应用，借助高性能、开放的SDN架构，助力客户实现从传统的L2，L3和MPLS/MPLS-TP网络到新型SDN网络的无缝对接。盛科正与客户携手，重新定义交换网络，以更加开放的姿态去创造未来价值。
